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标题: [转帖] 【科技】台积电2nm工艺重大突破！2023年风险试产良率或达90%[17P] [打印本页]

作者: druid169 时间: 2020-9-23 12:22 标题: 【科技】台积电2nm工艺重大突破！2023年风险试产良率或达90%[17P]

投递人 itwriter 发布于 2020-09-23 11:51

　　据台湾经济日报报道，台积电 2nm 工艺取得重大突破，研发进度超前，业界看好其 2023 年下半年风险试产良率就可以达到 90%。供应链透露，有别于 3nm 和 5nm 采用鳍式场效应晶体管（FinFET），台积电的 2nm 工艺改用全新的多桥通道场效电晶体（MBCFET）架构。

　　据悉，台积电去年成立了 2nm 专案研发团队，寻找可行路径进行开发。考量成本、设备相容、技术成熟及效能表现等多项条件，2nm 采以环绕闸极（GAA）制程为基础的 MBCFET 架构，解决 FinFET 因制程微缩产生电流控制漏电的物理极限问题。

　　极紫外光（EUV）微显影技术的提升，使台积电研发多年的纳米片（Nano Sheet）堆叠关键技术更为成熟，良率提升进度较预期顺利。台积电此前透露 2nm 研发生产将在新竹宝山，规划 P1 到 P4 四个超大型晶圆厂，占地 90 多公顷。

图片来源：台湾经济日报

　　以台积电 2nm 目前的研发进度研判，供应链预计台积电 2023 年下半年可望进入风险性试产，2024 年正式量产。今年 4 月也有报道指出，台积电已经在研究 2024 年的 2nm iPhone 处理器，并且已经开始研究 2nm 以下的节点。

　　晶体管是突破先进半导体制程的关键。比如在 45nm 的阶段，业界引入了 high-k 值绝缘层/金属栅极（HKMG）工艺，在 32nm 处引入了第二代 high-k 绝缘层/金属栅工艺。但当晶体管尺寸小于 25nm 时，传统的平面场效应管的尺寸已经无法缩小。

　　加州大学伯克利分校胡正明教授发明的鳍式场效晶体管（Fin Field-Effect Transistor）解决了这一问题，其主要思想就是将场效应管立体化，这种新的互补式金氧半导体晶体管，可以改善电路控制并减少漏电流，缩短晶体管的闸长。

　　得益于 FinFET 的发明，2011 年英特尔推出了商业化的 22nm FinFET。此后，基于 FinFET 业界将半导体制程从 22nm 一直向前推进到如今的 5nm。但 5nm 制程已经将晶体管缩至原子级，硅原子的直径是 0.117nm，3nm 差不多是 25 个硅原子首尾相连的长度。

　　想要继续微缩半导体制程，需要引入新的技术。台积电 2nm 采用的 GAA（Gate-all-around，环绕闸极）或称为 GAAFET，它和 FinFETs 有相同的理念，不同之处在于 GAA 的栅极对沟道的四面包裹，源极和漏极不再和基底接触。

　　根据设计的不同，GAA 也有不同的形态，目前比较主流的四个技术是纳米线、板片状结构多路桥接鳍片、六角形截面纳米线、纳米环。

　　三星对外介绍的 GAA 技术是 Multi-Bridge Channel FET（MBCFET），即板片状结构多路桥接鳍片。

　　台积电同样采用 MBCFET 架构。台积电总裁魏哲家日前于玉山科技协会晚宴专讲时透露，台积电制程每前进一个世代，客户的产品速度效能提升 30%- 40%，功耗可以降低 20%-30%。

　　在 GAA 技术的采用上，三星更显激进。据悉三星 3nm 就会导入 GAA，使其 3nm 工艺相比 7nm 性能提升 35%，功耗降低 50%。但台积电要到 2nm 才会导入 GAA 技术。

图片来源：IBS

　　GAA 可以带来性能和功耗的降低，但成本也非常高。市场研究机构 International Business Strategies (IBS)给出的数据显示，28nm 之后芯片的成本迅速上升。28nm 工艺的成本为 0.629 亿美元， 5nm 将暴增至 4.76 亿美元。三星称其 3nm GAA 的成本可能会超过 5 亿美元。

　　新的晶体管也可能带来革命性的改变，雷锋网(公众号：雷锋网)今年 6 月报道，一种叫做 Bizen 的晶体管架构，可能从另一方向打破 CMOS 极限。

　　本文参考雷锋网

　　https://money.udn.com/money/story/5612/4875791#prettyPhoto

　　https://www.chainnews.com/articles/871450913791.htm

　　https://zh.wikipedia.org/wiki/FinFET

来自: 雷锋网

5nm 之后的晶体管选择：全新 GAA 技术初探！

半导体行业观察 2019年7月1日 00:00

来源：内容来自「微型计算机」，作者：李实，谢谢。

半导体工艺发展是一个永恒的话题。从摩尔定律诞生之后，半导体产品技术的发展、性能的进步和普及速度的快慢，最终几乎都和工艺相关。没有好的工艺，半导体产业几乎无法快速前行。不过，近期随着工艺快速进步，技术难度越来越大，人们发现传统的工艺技术已经无法满足 7nm 以下的制程了。好在科学家们通过努力研发，在 FinFET 之后，又带来了全新的 GAA 工艺，希望延续现有半导体技术路线的寿命，进一步推进产品向前发展。

「

尺寸越小、难度越大

FinFET 逐渐失效

」

半导体工艺制程在进入 32nm 以下的节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律都会逐渐失去效果，量子效应逐渐成为制程前进的拦路虎。为此，科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括 High-K、特种金属、SOI、FinFET、EUV 等技术纷至沓来，终于将半导体工艺的典型尺寸推进至 7nm 时代、甚至 5nm 时代。但是如果要进一步向更小尺寸的工艺节点前行的话，人们又遇到了更多的麻烦。

现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是 FinFET 技术进行，它成功地延续了 22nm 以下数代半导体工艺的发展。从技术发展角度来看，平面晶体管在尺寸缩小至 22nm 后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

所谓势垒隧道效应，是指虽然源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。解决问题的方法就是 FinFET，也就是将漏极和源极“立起来”，栅极再垂直构造，形成了经典的 FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应，还为栅极带来了更多有效的接触面，使得电流阻碍降低，发热也随之下降。

▲FinFET 示意图

从 22nm 时代开始，FinFET 就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。随着晶体管尺度向 5nm 甚至 3nm 迈进，FinFET 本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。

一个典型的例子就是，在 5nm 之后，FinFET 几乎已经达到了物理极限，其不断拉高的深度和宽度之比（为了避免短沟道效应，鳍片的宽度应该小于栅极长度的 0.7 倍），将使得鳍片难以在本身材料内部应力的作用下维持直立形态，尤其是在能量更高的 EUV 制程导入之后，这样的状况会更为严重，甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音，严重影响了产品的质量和性能。另外，栅极距过小将带来不可控的情况。

以英特尔工艺为例，14nm 制程下，栅极距是 70nm，10nm 工艺下栅极距是 54nm。栅极距随着工艺演进而不断缩小，IMEC 的模拟显示，栅极距在现有 FinFET 技术下的极限是 42nm，制程达到 5nm 甚至 3nm 时，栅极距还会缩小，当小于 42nm 时，人们引以为傲的 FinFET 将无法继续使用下去。

当 FinFET 在 5nm 以下的技术节点包括 3nm、1.5nm 上出现各种问题，甚至彻底失效的时候，人们应该如何制造晶体管密度更高、单个晶体管典型尺寸更小的芯片呢？

▲英特尔 10nm 和 14nm 工艺对比，注意 10nm 工艺栅极距离降低至 54nm。

▲英特尔 10nm 鳍片对比 14nm，注意宽高比。

「

环绕

全新 GAA 技术登场**

」

由于 FinFET 技术即将在 7nm 之后的某个节点下变得不可用，未来半导体制造技术应该如何发展，业内各大厂商和著名的研究机构都提出了自己的看法
。其中一种比较主流的方式被称作 Gate-All-Around 环绕式栅极技术，简称为 GAA 横向晶体管技术，也可以被称为 GAAFET。

▲FinFET 之后的技术路线进展方案

这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状（可以理解为棍状）或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现 MOSFET 的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比 FinFET 的三面包裹更为顺畅。在应用了 GAA 技术后，业内估计基本上可以解决 3nm 乃至以下尺寸的半导体制造问题。

▲从 2D 晶体管到 GAA 技术的对比

GAA 技术作为一款正处于预研中的技术，各家厂商都有自己的方案。比如 IBM 提供了被称为硅纳米线 FET （nanowire
FET）的技术，实现了 30nm 的纳米线间距和 60nm 的缩放栅极间距，该器件的有效纳米线尺寸为 12.8nm。此外，新加坡国立大学也推出了自己的纳米线 PFET，其线宽为 3.5nm，采用相变材料 Ge2Sb2Te5 作为线性应力源。

不仅如此，诸如英特尔、台积电等厂商也在讨论 5nm 以及以后时代的 GAA 工艺发展情况，但都没有太多消息释出。无论厂商如何改变，所有的 GAA 方案基本的结构都是相似的，只是在垂直于栅极的鳍片形状上做一些改变，以适应自家工艺并尽可能在生产制造中简化流程。

目前已知的几种不同形态的 GAA 鳍片结构分别包括：

● 比较常见的纳米线技术，也就是穿透栅极的鳍片采用圆柱或者方形截面；

● 板片状结构多路桥接鳍片，穿透栅极的鳍片被设计成水平板状或者水平椭圆柱状（长轴和基地平行）截面；

● 六角形截面纳米线技术，顾名思义，纳米线的截面是六边形；

● 纳米环技术，穿透栅极的鳍片采用环形方案。

这四个主流技术是目前 GAA 研究的主流方向。其中，三星在发布会上详细解释了自家的 GAA 技术方案，说明自家采用的是板片状结构多路桥接鳍片，并根据不同的场合有不同的改变。

三星对外宣称的 GAA 技术英文名为 Multi-Bridge Channel
FET，缩写为 MBCFET，实际上就是板片状结构多路桥接鳍片。三星对此作出的解释是，目前主流的纳米线 GAA 技术，沟道宽度较小，因此往往只能用于低功率设计，并且制造难度比较高，因此三星没有采用这种方案。并且三星认为 FinFET 在 5nm 和 4nm 工艺节点上都依旧有效，因此在 3nm 时代三星才开始使用新的 MBCFET 技术。

▲三星给出的从 2D 晶体管到 GAA 技术，电压曲线示意图。

从三星的介绍来看，GAA 技术有可能根据鳍片尺寸和形态的不同，面向不同的客户。三星指出，垂直于栅极的纳米线或者纳米片的形态将是影响最终产品功率和性能特征的关键指标，纳米片和纳米线的宽度越宽，那么沟道尺寸和面积就越大，相应的性能越好，功率表现就越出色。三星在其 PDK 设计中提供了四种不同的方案，可以在一个芯片中不同地区使用，也可以直接使用于制造整个芯片。

▲三星对比纳米线 GAA 和自家的板片状结构多路桥接鳍片 GAA

▲三星宣称 GAA 技术所能带来的性能提升

在这四个方案中，专注低功耗芯片或者部件可以考虑使用更窄的纳米片（线），而高性能的逻辑芯片部分可以使用更宽的纳米片。相比之下，对于给定的工艺节点，FinFET 只有一个功率和频率的可选项，因此显然没有 GAA 灵活。

除了本身的形态和特征外，另外一些资料还显示了三星 GAA 技术的一些细节参数。近期，三星、IBM 和格罗方德公布了 GAA 工艺的一些细节，其中给出了 EUV 光刻制造的 GAA 产品的具体参数。比如采用纳米板制造，沟道材料为硅，沟道数量为 3 条，沟道厚度为 5nm，三条沟道之间的距离为 10nm，栅极长度 12nm，多晶硅触点节距为 44/48nm 等。

▲IBM 试制的 5nm 工艺下 GAA 技术的鳍片，可见三个重叠的圆形纳米线。

另外，这份资料还给出了一些 GAA 制造的 SRAM 的相关图片和参数，在不同的位置，纳米板片的沟道宽度从 15nm 到 45nm 不等，印证了三星宣称的可以在同一个芯片上采用不同的方案制造不同的区域。

在性能方面，三星给出了一些参考值。三星宣称相比 7nm 工艺而言，新的 0.1 版本的 GAA 技术电压可以下降至 0.7V，并且能够提升 35% 的性能、降低 50% 的功耗和 45% 的芯片面积。注意，这只是最初版本的 GAA 工艺，三星会进一步优化技术，直到相关技术完全成熟。

三星的路线图显示，2020 年三星就可以配合客户以 3nm
GAA （三星称之为 3GAE）开始流片，2020 年底就能够开始风险试产，2021 年可能会大规模量产。另外，三星还将在 2021 年推出新一代的 3GAP 作为目前 3GAE 的优化版本，新的 3GAP 将重点放在性能的优化上，2021 年风险试产，2022 年大规模量产。

对于三星在 GAA 上的努力，业内消息称英特尔高级院士 Mark
Bohr 作出评价称，三星的新设计并没有吹嘘的那么优秀，只是将传统的 FinFET 平躺下来而已，目前还不是很清楚是否这样技术比纳米线更为出色。

「

制造**

成本昂贵的 GAA

」

半导体工艺发展到现在，虽然单个晶体管成本下降，但是就整体工艺流片和投产而言，成本是一路上扬的，并且技术难度越来越高，新世代工艺已经高度集中到三星、台积电和英特尔三家厂商手中，其他厂商无论是钱不够，还是技术不够，都已经无法染指新的 GAA 工艺。

IBS 给出了数据显示了从 65nm 到 5nm 时代，不同工艺设计芯片的成本情况。其中 28nm 工艺的成本为 0.629 亿美元，但到了 5nm 时代，成本将暴增至 4.76 亿美元，在 3nm
GAA 时代，这个数值将进一步提升。三星宣称 3nm GAA 技术的成本比 5nm 会上升一些，可能会超过 5 亿美元。

▲不同工艺时代典型的芯片流片的成本图，可见 28nm 之后成本开始迅速上升。

昂贵的价格相对应的是极高的工艺难度。三星给出的有关制造 GAA 晶体管的工艺过程显示，GAA 的制造和传统的 FinFET 有一定的相似之处，但是其技术要求更高，难度也更大一些。GAA 制造方式主要是通过外延反应器在集体上制造出超晶格结构，这样的结构至少需要硅锗材料或者三层硅材料堆叠而成，并且还需要形成 STI 浅槽隔离，接下来需要多晶硅伪栅成像、隔离层和内部隔离层成型、漏极和源极外延、沟道释放、高 K 金属栅极成型、隔离层中空、环形触点成型等。其中的难点在于如何环绕着纳米线（片）沟道的栅极，其中 STI 浅槽隔离结构后期的隔离层等制造都非常困难。

▲MBCFET 制造示意图

除了制造本身外，GAA 工艺要求 EUV 光刻的配合。因为现在半导体尺寸已经如此之小，甚至远远小于光源的波长，EUV 已经是必须的方法。但是目前 EUV 光刻机还不够成熟，芯片产能和速度都不够快，因此在早期可能只有一部分采用 EUV 光刻完成，其余的部分依旧会采用沉浸式光刻和多重成像技术。

▲EUV 光刻精度更高，GAA 必须使用 EUV 光刻制造核心部分。

举例来说，目前的 EUV 光刻的功率不够，需要延长辐照时间，因此只能做到每小时 90 片晶圆，而业内的目的是每小时 125 片。此外，还有一些诸如光子噪音等问题也会影响到 GAA 的最终效果。另外，在检验和测量方面，GAA 技术也会带来成本的上升。好在 GAA 的生产过程和 FinFET 的步骤有很多部分可以共用，厂商需要作出的改动不大，这也是 GAA 技术被选中成为下一代晶体管制造核心技术的重要原因之一。

值得一提的是，在三星的官方宣传中，三星宣称其 MBCFET 技术和现有的 FinFET 技术完全兼容，厂商可以利用现有的 FinFET 技术设计好相关产品后平滑迁移至 MBCFET，不需要额外的成本和验证，三星将使用全新的工具支持这一过程的完成。

▲三星宣称其 MBCFET 技术和现有的 FinFET 技术完全兼容

▲三星的 GAA 发展路线图，3GAE 之后还有 3GAP。

「

展望

GAA 时代即将来临？

」

虽然目前包括三星、台积电、英特尔都对 GAA 技术表示兴趣或者已经开始试产，但是 GAA 技术究竟是不是 5nm 之后甚至 3nm 和更远时代的最佳选择，业内还是有一些不同意见，但就目前来看，GAA 还是很接近的。

台积电虽然没有像三星那样直接给出官方说明，但是也已经开始 GAA 相关技术的研发和试产。业内人士表示，台积电也已经完成了环绕式闸级结构晶体管的生产，但是采用的是圆形鳍柱，其典型尺寸比现有工艺缩小了 30%。不过技术上也存在一些难题尚未解决，其中核心难题就是蚀刻部分，另外一些消息显示中芯国际也在开发 GAA 相关技术。

▲业内对半导体工艺发展的一些预测

在未来的发展前景上，目前各大厂商所使用的横向的纳米线或纳米片可能只能在 3nm 到 2nm 时代有用，这意味着大量的资金投入可能只能维持一代节点。在 2nm 节点之下，横向布置的方案就会变得不可用，这是因为一个标准的单元最起码需要三层纳米片或者纳米线才能完成，2nm 时代横向方案完成三层设计几乎是不可能的。其中被选的方案包括垂直纳米线或者互补场效应晶体管。总的来看，目前的技术储备依旧足够人们利用现有的半导体制造工艺和设计演进至 2nm 甚至 1nm 时代，至于未来进一步的发展，目前尚不得而知。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第 1992 期内容，欢迎关注。

作者: 摩天大夏 时间: 2020-9-23 17:56

太专业帖子其实看不太懂，最好能总结下2纳米对芯片性能提升多少功耗降低多少实际应用方面的规划。

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